Programma preliminare del corso
Calcolatori Elettronici II
(C.L. Ing. Informatica – gruppo A-L)
A/A 2003/2004
Prof. Bruno Ciciani
1. Interfaccia tra processore e periferiche
Tipi e caratteristiche delle periferiche
Tecniche di interfacciamento dei processori con le unità esterne
Busy waiting
Polling
Interruzione
Tecnica di trasferimento dei dati tra memoria e periferiche di tipo
Direct Memory Access
Gestione dell’I/O del “PD32”
Istruzioni di I/O
Gestione eventi asincroni
Gestione dell’interrupt
Gestione dell’hold
Diagramma di stato del microprogramma
Segnali di controllo
Temporizzazioni tra PD32 e memoria di lavoro
Temporizzazioni tra PD32 e dispositivi di I/O
Una possibile organizzazione del microcodice
Esempi di microcodice
Dischi magnetici ed architetture RAID
Bus
Tipi di bus: processore-memora, di I/O, generici
Bus sincroni e asincroni
Arbitraggio del bus
Bus standard
2. Metriche di misura delle prestazioni dei sistemi di elaborazione e delle CPU
Concetto di prestazione (tempo di esecuzione di un programma e throughput)
Clock Per Instruction (CPI)
I MIPS e i loro limiti
I MFLOPS e i loro limiti
Analisi del carico e “benchmarks”
Dai processori CISC ai processori RISC
3. Organizzazione del processore “MIPS” (di tipo RISC)
Set delle istruzioni
Formato dell’istruzione
Architettura nel caso di realizzazione a ciclo singolo
Architettura del SCA
Organizzazione del SCO
Temporizzazioni
Architettura nel caso di realizzazione a cicli di clock multipli
Architettura del SCA
Organizzazione del SCO
Temporizzazioni
Gestione delle eccezioni
Architettura nel caso di SCA organizzata a pipeline
Vantaggi dell’organizzazione pipeline
Architettura del SCA
Organizzazione del SCO
Conflitti di dati e loro controllo
Come limitare i conflitti di dati
Conflitti di salto condizionato e loro controllo
Gestione delle eccezioni
Considerazioni costo/prestazioni delle tre architetture analizzate
4. Gestione della memoria
Memorie RAM statiche
La gerarchia di memoria
Memoria cache
Gestione dei fallimenti di accesso alla cache
Organizzazione della memoria principale
Bus cache-memoria principale
Trasferimento dati in modalità DMA
Prestazioni della cache
Memoria virtuale a paginazione
Gestione della gerarchia di memoria
(a indirizzamento diretto, set-associativa, completamente
associativa)
5. Architetture avanzate
Classificazione di Flynn
Caratteristiche delle architetture SIMD
Caratteristiche delle architetture MIMD
Programmazione dei calcolatori MIMD
Architetture MIMD a bus singolo
Gestione della coerenza delle cache
Architetture MIMD con strutture di interconnessione
Strutture di interconnessione
Architetture
Tecniche di instradamento
Politiche di routing
Cluster di workstations
Libri consigliati:
Ciciani: Dispense “Complementi sull’architettura del PD32”
Cioffi, Jorno, Villani: Il Processore PD32, Masson
Patterson, Hennessy: Struttura, organizzazione e progetto dei calcolatori, Jackson libri 1999, oppure, Computer Organization & Design: the hardware/software Interface, Second Edition, Morgan Kaufmann Publishers, 1998.
AA.VV: Appunti integrativi